设计目标：

    为10bit AD提供差分采样，采样率5GHz(f_CK)，温度75°C，信号振幅A=0.5V，单端输入范围0.25~0.75V，LSB=2*A/2^10。

    SNR = 6.02N + 1.76dB，在N=10时SNR≈62dB，因此要求最大谐波小于-62dB，差分结构消除了偶次谐波，最大谐波为HD3，目标值是HD3<-65dB。

    // 采用28nm工艺，仿ss工艺角，所有管子取最小长度L=30n。电源电压VDD=0.9V。

    // fft取256个点，仿真频率取质数7, 61, 127，在保持周期的中央取点。

    // tran仿真未开噪声，时钟周期是200ps，仿真maxStep选10ps。

    // 采用理想时钟，时钟周期200ps(T_CK)，上升/下降时间10ps，无反相延时。

    // 管子的开启电阻和寄生电容参考值在最后。

 

参考：

    Razavi, Behzad. (2015). The Bootstrapped Switch [A Circuit for All Seasons]. IEEE Solid-State Circuits Magazine. 7. 12-15. 10.1109/MSSC.2015.2449714.

    Razavi, Behzad. (2021). The Design of a Bootstrapped Sampling Circuit [The Analog Mind]. IEEE Solid-State Circuits Magazine. 13. 7-12. 10.1109/mssc.2020.3036143.

 

1.     单管采样+恒定VGS

    简化成一个RC模型，且只考虑采样相。用理想电压源VB代替电容CB，则传递函数为|H(s)|=1/sqrt(1+(ωinRon1C1)^2)，分配1dB给kT/C噪声，即A^/2/(LSB^2/12+2kT/C1)=62-1[dB]，有C1=467fF，取C1=500fF。

    作为尝试，取最大输入频率下振幅衰减0.5dB，即20lg(|H(s)|)=-0.5dB，得到Ron1=44.5Ω，取Ron1=40Ω。M1采用低阈值管，w=1u*8=8u时，有Ron1=40.2Ω(@ vgs=900m, vds=1m)，tran仿真得到：

    SINAD=83.96dB, THD=-89.92dB, HD3=-91.66(@ f=136.7M)

    SINAD=50.64dB, THD=-50.65dB, HD3=-50.66(@ f=1.19G)

    SINAD=49.95dB, THD=-49.98dB, HD3=-50.06(@ f=2.48G)

    非线性的引入主要由于体效应导致Ron1的变化，减小Ron1来换性能，持续增大W1直到24u，才使失真满足要求：

    SINAD=112.4dB, THD=-113.2dB, HD3=-113.3(@ f=136.7M)

    SINAD=77.51dB, THD=-77.53dB, HD3=-77.61(@ f=1.19G)

    SINAD=65.18dB, THD=-65.19dB, HD3=-65.25(@ f=2.48G)

2.     加入控制栅压的开关

    M2的Bulk接P端。对M2和M4的导通电阻有一定要求，X节点寄生电容Cx， 3dB带宽1/(Ron2*Cx)和1/(Ron4*Cx)需要比信号频率大得多，Ron2大了限制M1开启速度，Ron4大了限制M1关断速度，都会引入扰动。

    估算Cx=30fF，令ω3db=10*ωin，即1/(Ron2*Cx)=10*2*pi*2.5GHz，有Ron2=212Ω，取W2=W4=3u，此时Ron2和Ron4都在130Ω左右，在X点引入的寄生电容Cgd2(Cgd4)≈1.2f，tran得到：

      性能下降了很多，因为在VIN较高时，Vx>VDD，M2无法关断。

 

3.     解决M2关不断问题，VB-在保持相接地

    M3的栅如果用CK控制，输入电平高时进入截止区，因此对Vg3也进行自举，连接到X点，从而Vgs3=VB=VDD，带来的问题是Cx增加了。

    M6用于拉低P点电位使M2在保持相正常关闭，要求较低，尝试取W6=1u；对M3的要求和M2类似，在vgs1通路上多了一个M3管，W2也要一起增大，M3管对Cx贡献更大，取W2=5u，W3=3u，此时Ron2≈80Ω，Ron3=130Ω，Cgd2增加到约2fF，M3在X点引入Cg3≈2.4fF，tran如下：

    高频HD3只有-63.41dB，重新考虑M2和M3带来的影响。vgs1通路(Ron2, Ron3, Cx)的速度决定的是M1开启的速度，相当于采样相时间缩短，采样建立是指数过程，最后一点时间影响不大。而Ron4*Cx决定的是M1关断的速度，过慢的关断导致额外电荷直接注入到C1上，影响更明显。

    在vgs1通路采样相的建立过程中，M2先开启对Cx充电，使M3和M1开启，且M2引入Cx更小， W2>W3更合理。保持W4=3u，对W2，W3进行扫描，观察Vgs1，取W2=3u，W3=2u时，vgs1在采样相建立得较好。此时HD3=-63.18(@fin=2.48G)，将W4增大到4u，得到：

4.     VB换成实际电容

    保持相M5、M6给CB充电，M4将vg1接地，M1关断。M2、M3在采样相将CB加载到vgs1。如果M5的栅接CKN，则VIN较大时，M5关不断，因此vg5需要自举，接到Vx。Vp>=VDD，Vb5接P点。这是栅压自举开关实现的最简模型，比起普通的单MOS采样电路，至少需要额外的5个MOSFET和1个电容。

    采样相X点的寄生电容：M4、M5截止，Cgd4≈0.6f；Cgd2≈0.4f；Cgd2≈1.2fF；Cg1≈20fF；Cg3≈1.6fF；估算Cx=25fF，取30f。

    CB的取值： CB上的电荷会被Cx分走，实际加载在vgs1的电压小于VDD，CB要足够大来抑制分压。作为尝试，允许vgs1衰减1dB（下降100mV左右），20lg(CB/(Cx+CB))=-1dB，得CB=246fF，取CB=250fF。

    通过(Ron5+Ron6)*CB构成的时间常数要比信号周期小，但不用小很多，取ω3dB=1/(RC)=5*ωin，即1/((Ron5+Ron6)*Cx)= 5*2*pi*f_CK/2，有Ron5+Ron6=509.3Ω，将W6改为2u，W5取2u，此时Ron5和Ron6都在200Ω左右。Tran仿真如下：

    vgs1采样相处于765mV左右，衰减超过1dB的预期。CB上电位在保持相只能恢复到830mV左右。将Cx增大到600fF来减弱Cx的分压，保持ω3dB=1/(RC)=5*ω，需要Ron5+Ron6=212.2Ω。

    取W5=3u，W6=5u，这时Ron5≈130Ω，Ron6≈80Ω，得到HD3=-64.6dB(@fin=2.48G)。将W5增大到4u，W6增大到6u，仅仅如此改善也不大，考虑到Cx增加的寄生电容可能导致M1关断过慢，将W4从4u增大到6u，得到：

    此时CB可以被充电到870mV，分压后，vgs1约为830mV。

    结构：C1=500f, CB=600f, W1=24u, W2=3u, W3=2u, W4=W6=6u, W5=4u

 

5.     完整栅压自举开关

    器件过压：Vx最高可达VDD+VINmax=0.9+0.75=1.65V，长期承受这么大的漏源电压会损坏M4；对于M2，采样相vg2=0，则1.65V的电压加载在M2的漏栅上，也会导致损坏。将电路修改如下：

    解决过压问题：增加M8形成cascode结构，对Vx进行分压保护M4；增加Ma和Mb来控制M2栅压，保持相接VDD，采样相接VIN，采样相时vgd2降低到VDD，解决过压问题。在VIN较高时Ma无法正常开启（VDD-VIN<Vth_Ma），思路和M3类似，加入Mc与Ma并联，将Mc的栅自举到Vx确保采样相管子开启。

    Ma不能删除，否则会出现电路启动问题。启动过程：①CK=VDD，M5和M6对CB充电，Mb将vg2拉高到VDD，此时管子Mc、M2、M3都截止， Vx被M4、M8拉到地；②CK=GND，CB需要通过M2、M3加载在vgs1，若去掉Ma，此时Vx=0，vg2=VDD，M2、M3、Mc都截止，没有管子能将vg2拉低使M2开启。保留Ma则此时能为M2的栅提供电流通路，尽管Ma可能工作在亚阈值区，M2稍微开启后CB的电荷对Cx充电，使Mc、M3、M1开启，Mc进一步确保vg2拉低至VIN。

    M8和M4串联后，如果保持宽度不变则等效电阻翻倍，将W4翻倍到12u，取W8=W4=12u。预估Cx增大到35f，对Ron2的要求提高到60Ω，取W2=6u，此时Ron2≈60Ω，同样取W3=W2=6u。对于Ma、Mb、Mc， M2栅节点电容Cg2_tot≈Cg2+Cgdb+Cgda+Cgdc，估算Cg2_tot=10f，令1/(Ron*Cg2_tot)=10*ωin，要求Ron=637Ω。取Wa=Wb=Wc=1u，此时Ron≈400Ω，仿真如下：

     主要误差源于下降沿的速度。M1关断需要Mb先将M2关断，随后M4、M8将Cx拉低，性能可能受Mb、M4、M8、Cx限制。并且在仿真中发现，Cx的增大会导致中频段退化。

    将Wb增大到5u，并将W2和W3降低到5u来减小Cx。得到：

    在第一步理想栅压自举采样定下了W1=24u，得到HD3=-65.3dB(@fin=2.48GHz)，现在只有-62.93dB，要继续提高性能代价较大。Cx对速度的限制以及时钟的非理想等因素使完整电路的性能弱于第一步的结果。将W1增大到30u：

    参数：L=30n; W1=30u; W2=W3=Wb=5u; W4=W8=12u; W6=6u; Wa=Wc=1u; C1=500f; CB=600f.

 

Operation points

0.9V lvt n管：

W=3u, Cgs(Cgd)≈400a(截止), 1.24f(深线性)，Cox*W*L≈2*(1.24f-0.4f)=1.68f

W=18u, Cgs(Cgd)≈2.44f(截止区), 7.45f(深线性区)

W=[3 6 9 12 15 18]u, Ron=[107 54 36 27 21 18]

 

0.9V p管：

W=5u，Cgs(Cgd)≈825aF(截止区)，2fF（深线性区），Cgs和W近似成正比

W=[1 2 3 4 5]u，Ron=[405 202 135 101 81]Ω(@ vgs=0.9V)

 

0.9V n管：

W=10u，Cgs(Cgd)≈1.58f(截止区)，4f(深线性区)，Cgs和W近似成正比

W=[2 4 6 8 10]u，Ron=[188 94 63 47 38]Ω(@ vgs=0.9V)