本题链接：

https://hdlbits.01xz.net/wiki/Exams/2012_q2fsm

考虑如下所示的状态图。

编写表示此有限状态机的 Verilog 代码。 就像在前面所示做的那样，对状态表和状态触发器使用单独的 always 块。 使用连续赋值语句或 always 块（由你自行决定）描述有限状态机输出 z。 你可以 assign 希望使用的任何代码块。

题目

答案

有限状态机（Finite-State Machine，FSM），简称状态机，是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。状态机不仅是一种电路的描述工具，而且也是一种思想方法，在电路设计的系统级和 RTL 级有着广泛的应用。

Verilog 中状态机主要用于同步时序逻辑的设计，能够在有限个状态之间按一定要求和规律切换时序电路的状态。状态的切换方向不但取决于各个输入值，还取决于当前所在状态。状态机可分为 2 类：Moore 状态机和 Mealy 状态机。

参考内容：

6.3 Verilog 状态机 | 菜鸟教程：

https://www.runoob.com/w3cnote/verilog-fsm.html