fpga verilog语法篇 2模块设计 1端口设计

端口设计规则(必须遵守的类型)

模块端口例化的时候,

输入端,可以接wire,也可以接reg.

输出端,一定是wire.

定义的时候与之相反.

命名技巧 (我自己定义的一些前后缀名称,仅做参考)