实验名称：译码器及其应用

设计方式：原理图

难度：⚡

适用教材：郭宇锋《电工电子基础实验（第2版）》

题目位置：P223 四-1、2

寄语：译码器，启动！

本实验为数电实验部分的第一个实验，要认真听教师授课，特别是涉及实验报告和预习报告写作的部分。

以下为实验报告正文：

译码器及应用

一、 实验目的

        1. 掌握使用ISE 14.7实现可编程器件设计；

        2. 掌握常用译码器的工作原理与逻辑功能。

二、主要仪器设备及软件

        硬件：DGDZ-5型电工电子实验箱、电脑

        软件：ISE 14.7

三、实验原理（或设计过程）

        译码器能将输入编码翻译成输出控制电平，其中的二进制译码器能将n位二进制码转换成个不同状态。以2-4线译码器为例：

        其中是使能端，低电平时有效；是地址输入端；~是译码输出端。时，器件工作，算出输入的一组二进制代码对应的十进制数，以此数作为下标的输出端被选中（输出0）。

四、实验电路图

五、实验内容和实验结果

    1.测试译码器D2_4E的逻辑功能

        进行仿真：由图 四-1所示电路在ISE 14.7中进行仿真，使用Force Clock功能，得到如下波形图：

        可见当E端为低电平时，译码器被禁用，不论输入什么，输出结果全为低电平；当E端为高电平时，以输入的二进制代码对应的十进制数作为下标，在对应端口输出高电平。

        根据仿真结果填写如下表格：

    2.用译码器 D3_8E 实现函数𝐹 = ∑(,,)

        进行仿真：根据图 四-2 所示电路在 ISE 14.7 中进行仿真，使用 Force 

Clock 功能，得到如下波形图：

        可见，只有当输入的二进制代码为 000, 100 或 101 时，F 才会输出 1， 其余输入均输出 0，实现了函数𝐹 = ∑(𝑚0 ,𝑚4 ,𝑚5 )，可以认为设计完成。

        管脚约束：在 Design 视图下选择“Implementation”，选中设计好的原理 图，在“User Constraints”菜单下找到并进入“I/O Pin Planning (PlanAhead) – Post-Synthesis”，按图 五-4 所示进行管脚约束。完成后选择所有端口并保存。

        生成 bit 流文件：双击“Generate Programming File”，等待程序完成。

        下载：双击打开“Configure Target Device”，选择“Boundary Scan”，按右侧空白处提示选择 Xilinx 设备，找到上一步生成的“decoder.bit”文件，右键选中出现的芯片图标，点击“Program Flash and Load FPGA”或“Program FPGA Only”，窗口内出现“Program Succeeded”则成功将 bit 流文件下载到板子内。

        连接电路：根据管脚约束表，在实验箱上搭建电路，如图 五-5 所示。

        验收：根据仿真结果验证电路是否达到预期效果。

六、结果分析

        实验结果符合预期，通过教师验收，可以认为基本达到实验目的。

七、实验小结

        本次实验我第一次使用 ISE 14.7，而且要运用数电课程的知识，好在实验过程本身并不复杂，我很快就完成了原理图设计和仿真测试。但是在下载bit 流文件到板子的时候程序总是提示失败，最后发现使用“Program FPGA Only”时提示成功，连好电路后也实现了要求的功能，问题解决了。

正文完。

        本文是我第一篇数电实验报告，由于写作时对实验报告写作规则还不熟悉，写的有些简略。如果有问题或者错漏，欢迎在评论区指出。

        祝同学们实验顺利，美美下班！