fpga verilog语法篇 1基本概念 0模块的组成

模块的组成:

模块分类

1,功能模块
2,测试模块

模块就是组成verilog的基本单元.模块是可以相互嵌套的,这样就可以组成大型的系统.模块中有用于生成电路的.每个模块实现一个功能,对应于fpga中的一个器件.

也有用于测试功能的模块(tb模块,即testbench模块),在verilog中测试是很重要的环节.只有每个模块稳定了,才能保证系统稳定,否则有可能一个信号的错误扩散到整个系统.(测试需要考虑到信号的长时间多次运行是否稳定,需要看各种输入情况下是否稳定.)

模块构成
模块由端口/数据类型/代码块构成.

举例:

verilog模块的例子